データシート
ADC12DL500
- ADC コア
- 12 ビット分解能
- シングル チャネル モードで最大 1GSPS、3GSPS、5GSPS
- デュアル チャネル モードで最大 500MSPS、1.5GSPS、2.5GSPS
- 内部ディザリングによる低振幅の高次高調波
- 低レイテンシ LVDS インターフェイス:
- 合計レイテンシ:10ns 未満
- 1.6Gbps で最大 48 のデータ ペア
- 4 つの DDR データ クロック
- ストローブ信号により同期が簡素化
- ノイズ フロア (入力なし、VFS = 1VPP-DIFF):
- デュアル チャネル モード:-143.5、-148、-149.8dBFS/Hz
- シングル チャネルモード:-146.2、-150.3、-152.2dBFS/Hz
- バッファ付きアナログ入力、VCMI = 0V:
- アナログ入力帯域幅 (-3dB):8GHz
- フルスケール入力電圧 (VFS、デフォルト):0.8Vpp
- ノイズなしのアパーチャ遅延 (TAD) 調整
- 高精度サンプリング制御:19fs ステップ
- 同期およびインターリーブ動作を簡素化
- 遅延は温度および電圧に対して不変
- 使いやすい同期機能:
- SYSREF タイミングの自動較正
- サンプル マーキング用のタイムスタンプ
- 消費電力:2.6、2.8、3W
ADC12DL500、ADC12DL1500、ADC12DL2500 は A/D コンバータ (ADC) のファミリで、デュアル チャネル モードで最大 500MSPS、1.5GSPS、2.5GSPS、シングル チャネル モードで最大 1GSPS、3GSPS、5GSPS をサンプリングできます。チャネル数 (デュアル チャネル モード) とサンプル レート (シングル チャネル モード) のトレードオフをプログラム可能なため、多くのチャネル数や広い瞬間的な信号帯域幅アプリケーションの両方の要求に対応する、柔軟なハードウェアを開発できます。
これらのデバイスはレイテンシが短い低電圧差動信号 (LVDS) インターフェイスを使用しており、レイテンシが重要なアプリケーションや、LVDS の単純性が好ましい場合に適しています。インターフェイスは最大48のデータ ペア、4つのダブル データ レート(DDR)クロック、および4つのストローブ信号を使用して、4つの12ビット データ バスに編成されます。このインターフェイスは、最高 1.6Gbps の信号速度をサポートします。ストローブ信号により、バス間や複数のデバイス間の同期が簡単になります。このストローブは内部的に生成され、SYSREF 入力により決定論的なタイミングでリセット可能です。ノイズなしのアパーチャ遅延 (TAD) 調整や SYSREF のウィンドウ処理などの革新的な同期機能により、複数デバイスの同期がさらに簡単に行えます。
技術資料
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1 をすべて表示 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | ADC12DLx500 LVDS インターフェイス搭載、0.5、1.5、2.5GSPS デュアル チャネル、または 1、3、5GSPS シングル チャネル、12 ビット A/D コンバータ (ADC) データシート | PDF | HTML | 英語版をダウンロード | PDF | HTML | 2024年 1月 31日 |
設計および開発
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評価ボード
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設計とシミュレーション向けの環境である PSpice for TI (...)
設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ | ピン数 | ダウンロード |
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FCBGA (ACF) | 256 | オプションの表示 |
購入と品質
記載されている情報:
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating / リフローピーク温度
- MTBF/FIT 推定値
- 材料 (内容)
- 認定試験結果
- 継続的な信頼性モニタ試験結果